VHDL：代碼編寫和基于SYNOPSYS工具的邏輯綜合（簡體書）

本書的編寫注重實踐。60多個實用事例有助于讀者學習如何編寫超高速集成電路硬件描述語言（VHDL）源代碼以及如何進行綜合，并包括了許多測試平臺仿真結果波形圖。 示例從簡到繁，從簡單的VHDL源代碼編寫起步，隨著內容的展開逐步介紹更加復雜的、更為現實的設計。本書還給出了綜合結果及其改進措施，以幫助讀者更為熟悉經驗豐富的設計工程是如何去優化每一個綜合出的設計對象。 本書還專門用了一整章的篇幅介紹如何完整地設計一個流水式微控制器：從體系結構定義、指令級定義、微結構實現直至其VHDL源代碼及其測試平臺源代碼的編寫，以及綜合優化等內容。

WENG FOOK LEE是AMD公司杰出的首席設計工程師，曾榮獲“深受愛戴的綜合專家”榮譽稱號。他具有大量的采用VHDL進行ASIC設計的經驗，擅長于在綜合電路時以性能極大化和面積使用量極小化為目標進行改進，也擅長于開發和實現新的綜合、驗證以及自動布局布線的設計方法。他曾深入地參與過PCI、ISA、LPC橋、芯片組、微控制器、RISC微處理器及最先進的高速低功耗閃爍存儲器的設計與綜合。

插圖目錄
表格目錄
示例目錄
第1部分 VHDL代碼編寫
　第1章 緒言
1.1 傳統設計方法--原理圖輸入
1.2 硬件描述語言
1.3 VHDL設計的結構
1.4 VHDL設計內的元件實例化
1.5 結構式、行為式與可綜合VHDL設計
1.5.1 結構式VHDL描述
1.5.2 行為式VHDL描述
1.5.3 RTL級代碼
1.6 在VHDL設計中使用庫聲明
　第2章 VHDL仿真與綜合流程
　第3章 基本邏輯元件的可綜合代碼
3.1 與邏輯
3.2 或邏輯
3.3 非邏輯
3.4 與非邏輯
3.5 或非邏輯
3.6 三態緩沖器邏輯
3.7 復雜邏輯門
3.8 鎖存器
3.8.1 避免代碼中出現鎖存器
3.9 觸發器
3.10 譯碼器
3.11 編碼器
3.12 多路選擇器
3.13 優先級編碼器
3.14 存儲器單元
3.15 加法器
3.16 元件推定
　第4章 信號與變量
4.1 變量
4.2 信號
4.3 采用信號和變量的時機
4.4 反饋信號的用法
　第5章 復雜示例的可綜合代碼
5.1 移位器
5.2 計數器
5.3 存儲器模塊
5.4 汽車行駛控制器
　第6章 設計可綜合的流水式微控制器
6.1 定義指令集
6.2 定義體系結構
6.3 定義流水線
6.4 定義流水式微控制器的微結構
6.4.1 預譯碼功能塊
6.4.2 譯碼功能塊
6.4.3 寄存器堆功能塊
6.4.4 執行功能塊
6.4.5 整個微控制器芯片
第2部分 基于SYNOPSYS工具的邏輯綜合
　第7章 設計中的時序因素
　第8章 基于時序約束的VHDL綜合
　第9章 實例化GTECH庫單元
　第10章 DesignWare庫
　第11章 綜合中的可測試性問題
　第12章 FPGA綜合
　第13章 綜合與版圖工序之間的聯系
　第14章 實現有效綜合應遵循的設計指導原則
附錄A STD_LOGIC_1164庫
附錄B 移位器綜合結果
附錄C 計數器綜合結果
附錄D 流水式微控制器綜合結果
附錄E 第6章微控制器示例綜合出的EDIF文件
附錄F 第6章微控制器示例綜合出的SDF文件
詞匯表
參考文獻